在ASIC设计中，我们经常会用到FPGA来做一些流片之前的芯片测试，这个时候我们就需要将我们的Design porting到FPGA平台上来，一般我们都要手动将设计中的模拟模块去除，简化时钟设计，尽量减少门控时钟数量，毕竟FPGA并不喜欢门控时钟。还有一个比较大的改动就是padring，因为ASIC设计中，pad往往会有很多模拟相关的设计，比如ESD等东西，这个FPGA一般是无法支持的，所以...

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